(Elementy elektroniczne) 5V927PGGI8

(Komponenty elektroniczne) 5V927PGGI8 Wyróżniony obraz

krótki opis:

Wyślij e-mail do nas Pobierz arkusz danych

Szczegóły produktu

Tagi produktów

Cechy produktu

TYP	OPIS
Kategoria	Układy scalone (IC) Zegar/Czas Generatory zegarów, PLL, syntezatory częstotliwości
Mfr	Renesas Electronics America Inc
Seria	-
Pakiet	Taśma i szpula (TR)
Stan produktu	Przestarzały
Typ	Generator zegara
PLL	Tak z Bypassem
Wejście	LVTTL, kryształ
Wyjście	LVTTL
Liczba obwodów	1
Stosunek – wejście: wyjście	2:4
Różnica – wejście: wyjście	Nie? Nie
Częstotliwość – maks	160 MHz
Dzielnik/mnożnik	Tak nie
Napięcie zasilające	3 V ~ 3,6 V
temperatura robocza	-40°C ~ 85°C
Typ mocowania	Montaż powierzchniowy
Opakowanie/etui	16-TSSOP (0,173″, szerokość 4,40 mm)
Pakiet urządzeń dostawcy	16-TSSOP
Podstawowy numer produktu	IDT5V927

Dokumenty i multimedia

TYP ZASOBÓW	POŁĄCZYĆ
Arkusze danych	IDT5V927
Starzenie się PCN/EOL	Wersja 23/12/2013 Wiele urządzeń 28 października 2013 r
Arkusz danych HTML	IDT5V927

Klasyfikacje środowiskowe i eksportowe

ATRYBUT	OPIS
Poziom wrażliwości na wilgoć (MSL)	1 (nieograniczony)
Stan REACH	REACH Bez zmian
ECCN	EAR99
HTSUS	8542.39.0001

Dodatkowe zasoby

ATRYBUT	OPIS
Inne nazwy	5V927PGGI8
Standardowe opakowanie	4000

Szczegóły Produktu
24-BITOWY PROCESOR SYGNAŁU CYFROWEGO

Motorola DSP56307, członek rodziny programowalnych cyfrowych procesorów sygnałowych (DSP) DSP56300, obsługuje aplikacje infrastruktury bezprzewodowej z ogólnymi operacjami filtrowania.Wbudowany koprocesor ulepszonego filtra (EFCOP) przetwarza algorytmy filtrów równolegle z działaniem rdzenia, zwiększając w ten sposób ogólną wydajność i efektywność DSP.Podobnie jak pozostali członkowie rodziny, DSP56307 wykorzystuje wysokowydajny silnik z jednym cyklem zegara na instrukcję (kod zgodny z popularną rodziną rdzeni DSP56000 firmy Motorola), przesuwnik beczkowy, 24-bitowe adresowanie, pamięć podręczną instrukcji i kontroler bezpośredniego dostępu do pamięci, jak na rysunku 1. DSP56307 oferuje wydajność 100 milionów instrukcji (MIPS) na sekundę przy użyciu wewnętrznego zegara 100 MHz z rdzeniem 2,5 V i niezależną mocą wejścia/wyjścia 3,3 V.

Przegląd
Wykorzystując architekturę kolumnową drugiej generacji ASMBL (Advanced Silicon Modular Block), XC5VLX330T-3FFG1738I zawiera pięć różnych platform (podrodzin), co stanowi największy wybór spośród wszystkich rodzin FPGA.Każda platforma zawiera inny stosunek funkcji, aby zaspokoić potrzeby szerokiej gamy zaawansowanych projektów logicznych.Oprócz najbardziej zaawansowanej, wysokowydajnej struktury logicznej, układy FPGA XC5VLX330T-3FFG1738I zawierają wiele bloków na poziomie systemu twardego IP, w tym potężne 36-kbitowe bloki RAM/FIFO, plastry DSP 25 x 18 drugiej generacji, technologię Select IO z wbudowaną w cyfrowo sterowanej impedancji, blokach interfejsu synchronicznego ze źródłem Chip Sync, funkcjonalności monitora systemu,

CECHY
Wysokowydajny rdzeń DSP56300
● 100 milionów instrukcji na sekundę (MIPS) przy zegarze 100 MHz przy napięciu rdzenia 2,5 V i 3,3 VI/O
● Kod obiektowy zgodny z rdzeniem DSP56000
● Wysoce równoległy zestaw instrukcji
● Jednostka arytmetyczno-logiczna danych (ALU)
- W pełni potokowy 24 x 24-bitowy równoległy akumulator mnożnika
- 56-bitowy równoległy przesuwnik baryłkowy (szybkie przesunięcie i normalizacja; generowanie i analizowanie strumienia bitów)
- Instrukcje warunkowe ALU
- Obsługa arytmetyki 24-bitowej lub 16-bitowej pod kontrolą oprogramowania
● Jednostka sterująca programem (PCU)
- Obsługa niezależnego od pozycji kodu (PIC).
- Tryby adresowania zoptymalizowane dla zastosowań DSP (w tym natychmiastowe przesunięcia)
- Wbudowany kontroler pamięci podręcznej instrukcji
- Stos sprzętowy z możliwością rozszerzenia pamięci na chipie
- Zagnieżdżone sprzętowe pętle DO
- Szybkie przerwania automatycznego powrotu
● Bezpośredni dostęp do pamięci (DMA)
- Sześć kanałów DMA obsługujących dostęp wewnętrzny i zewnętrzny
- Transfery jedno-, dwu- i trójwymiarowe (w tym buforowanie kołowe)
- Przerwania transferu końca bloku
- Wyzwalanie z linii przerwań i wszystkich urządzeń peryferyjnych
● Pętla synchronizacji fazowej (PLL)
- Umożliwia zmianę niskiego współczynnika podziału mocy (DF) bez utraty blokady
- Zegar wyjściowy z eliminacją skosu
● Wsparcie debugowania sprzętu
- Moduł emulacji na chipie (na CE).
- Port dostępu testowego wspólnej grupy testowej (JTAG) (TAP)
- Tryb śledzenia adresów odzwierciedla dostęp do wewnętrznej pamięci RAM programu na porcie zewnętrznym