Nowy oryginalny XC18V04VQG44C Spot Stock FPGA programowalny układ bramkowy układ logiczny IC Chip układy scalone

Cechy produktu

Dokumenty i multimedia

Klasyfikacje środowiskowe i eksportowe

Dodatkowe zasoby

Pamięć Xilinx – Promesy konfiguracyjne dla układów FPGA

Xilinx przedstawia serię XC18V00 programowalnych w systemie pamięci PROM (rysunek 1).Urządzenia z tej rodziny 3,3 V obejmują 4-megabitowe, 2-megabitowe, 1-megabitowe i 512-kilobitowe pamięci PROM, które zapewniają łatwą w użyciu, ekonomiczną metodę przeprogramowania i przechowywania strumieni bitów konfiguracji Xilinx FPGA.

Kiedy FPGA znajduje się w trybie Master Serial, generuje zegar konfiguracyjny sterujący pamięcią PROM.Krótki czas dostępu po włączeniu CE i OE, dane są dostępne na pinie PROM DATA (D0), który jest podłączony do pinu FPGA DIN.Nowe dane są dostępne w krótkim czasie dostępu po każdym narastającym zboczu zegara.Układ FPGA generuje odpowiednią liczbę impulsów zegarowych, aby zakończyć konfigurację.Gdy układ FPGA znajduje się w trybie szeregowym podrzędnym, pamięć PROM i układ FPGA są taktowane zegarem zewnętrznym.

Kiedy FPGA znajduje się w trybie Master Select MAP, FPGA generuje zegar konfiguracyjny, który steruje pamięcią PROM.Kiedy FPGA jest w trybie Slave Parallel lub Slave Select MAP, zewnętrzny oscylator generuje zegar konfiguracyjny, który steruje PROM i FPGA.Po włączeniu CE i OE dane są dostępne na pinach DATA (D0-D7) pamięci PROM.Nowe dane są dostępne w krótkim czasie dostępu po każdym narastającym zboczu zegara.Dane są rejestrowane w FPGA po zboczu narastającym sygnału CCLK.Wolnoobrotowy oscylator może być używany w trybach Slave Parallel lub Slave Select MAP.

Wiele urządzeń można łączyć kaskadowo, wykorzystując wyjście CEO do sterowania wejściem CE następnego urządzenia.Wejścia zegara i wyjścia DATA wszystkich PROMów w tym łańcuchu są ze sobą połączone.Wszystkie urządzenia są kompatybilne i można je łączyć kaskadowo z innymi członkami rodziny lub z rodziną jednorazowo programowalnych szeregowych pamięci PROM XC17V00.