Cechy produktu

Intel ujawnia szczegóły chipa 3D: zdolny do ułożenia 100 miliardów tranzystorów, premiera planowana na 2023 rok

Układ scalony 3D to nowy kierunek firmy Intel, mający na celu podważenie prawa Moore'a poprzez ułożenie komponentów logicznych w chipie w celu radykalnego zwiększenia gęstości procesorów, procesorów graficznych i procesorów AI.Ponieważ procesy chipowe zbliżają się do zastoju, może to być jedyny sposób na dalszą poprawę wydajności.

Niedawno Intel zaprezentował nowe szczegóły dotyczące projektu chipów 3D Foveros dla nadchodzących układów Meteor Lake, Arrow Lake i Lunar Lake na konferencji branży półprzewodników Hot Chips 34.

Ostatnie plotki sugerują, że Inteleor Lake będzie opóźniony ze względu na konieczność zmiany płytki/chipsetu procesora graficznego Intela z węzła TSMC 3 nm na węzeł 5 nm.Chociaż Intel nadal nie udostępnił informacji na temat konkretnego węzła, którego użyje dla procesora graficznego, przedstawiciel firmy powiedział, że planowany węzeł dla komponentu GPU nie uległ zmianie i że procesor jest na dobrej drodze do terminowej premiery w 2023 roku.

Warto zauważyć, że tym razem Intel wyprodukuje tylko jeden z czterech komponentów (część procesora) użytych do budowy układów Meteor Lake – pozostałe trzy wyprodukuje TSMC.Źródła branżowe wskazują, że płytka GPU to TSMC N5 (proces 5 nm).

Intel udostępnił najnowsze zdjęcia procesora Meteor Lake, który będzie wykorzystywał 4 węzły procesowe Intela (proces 7 nm) i po raz pierwszy trafi na rynek jako procesor mobilny z sześcioma dużymi rdzeniami i dwoma małymi rdzeniami.Chipy Meteor Lake i Arrow Lake zaspokajają potrzeby rynków komputerów przenośnych i komputerów stacjonarnych, natomiast Lunar Lake będą stosowane w cienkich i lekkich notebookach, obejmujących rynek 15 W i niższych.

Postępy w zakresie opakowań i połączeń wzajemnych szybko zmieniają oblicze nowoczesnych procesorów.Obydwa są teraz równie ważne, jak podstawowa technologia węzła procesowego – i prawdopodobnie pod pewnymi względami ważniejsze.

Wiele poniedziałkowych ujawnień Intela skupiało się na technologii pakowania 3D Foveros, która będzie podstawą procesorów Meteor Lake, Arrow Lake i Lunar Lake przeznaczonych na rynek konsumencki.Technologia ta umożliwia firmie Intel pionowe układanie małych chipów na zunifikowanym chipie bazowym z interkonektami Foveros.Intel wykorzystuje Foveros również w swoich procesorach graficznych Ponte Vecchio i Rialto Bridge oraz układach Agilex FPGA, dlatego można go uznać za technologię leżącą u podstaw kilku produktów nowej generacji firmy.

Intel już wcześniej wprowadzał na rynek 3D Foveros w swoich małych procesorach Lakefield, ale 4-płytkowy Meteor Lake i prawie 50-płytkowy Ponte Vecchio to pierwsze chipy firmy produkowane masowo z wykorzystaniem tej technologii.Po Arrow Lake Intel przejdzie na nowy interkonekt UCI, który umożliwi mu wejście do ekosystemu chipsetów za pomocą ustandaryzowanego interfejsu.

Intel ujawnił, że umieści cztery chipsety Meteor Lake (zwane w żargonie Intela „płytkami/płytkami”) na pasywnej warstwie pośredniej/płytce bazowej Foveros.Płytka podstawowa w Meteor Lake różni się od tej w Lakefield, co w pewnym sensie można uznać za SoC.Technologia opakowań 3D Foveros wspiera także aktywną warstwę pośrednią.Intel twierdzi, że do produkcji warstwy przekładki Foveros wykorzystuje tani i zoptymalizowany pod kątem niskiego poboru mocy proces 22FFL (taki sam jak Lakefield).Intel oferuje również zaktualizowany wariant „Intel 16” tego węzła na potrzeby swoich usług odlewniczych, ale nie jest jasne, z której wersji podstawowej płytki Meteor Lake skorzysta Intel.

Firma Intel zainstaluje moduły obliczeniowe, bloki we/wy, bloki SoC i bloki graficzne (GPU) wykorzystujące procesy Intel 4 w tej warstwie pośredniej.Wszystkie te jednostki zostały zaprojektowane przez firmę Intel i wykorzystują architekturę Intel, ale TSMC będzie producentem OEM bloków I/O, SoC i GPU.Oznacza to, że Intel będzie produkował wyłącznie bloki CPU i Foveros.

Źródła branżowe przeciekają, że układ I/O i SoC są wykonane w procesie N6 firmy TSMC, podczas gdy tGPU korzysta z TSMC N5.(Warto zauważyć, że Intel nazywa płytkę we/wy „ekspanderem we/wy” lub IOE)

Przyszłe węzły w planie działania Foveros obejmują odstępy 25 i 18 mikronów.Intel twierdzi, że teoretycznie możliwe jest osiągnięcie w przyszłości odstępów o wielkości 1 mikrona przy użyciu hybrydowych połączeń międzysieciowych (HBI).