zamówienie_bg

produkty

XCF128XFTG64C Enkapsulacja BGA64 XL urządzenia konfiguracyjne i pamięci masowej o dużej gęstości

krótki opis:


Szczegóły produktu

Tagi produktów

Cechy produktu

TYP OPIS
Kategoria Układy scalone (IC)

Pamięć

Promesy konfiguracyjne dla układów FPGA

Mfr AMD Xilinx
Seria -
Pakiet Taca
Stan produktu Przestarzały
Programowalny typ W programowalnym systemie
Rozmiar pamięci 128Mb
Napięcie zasilające 1,7 V ~ 2 V
temperatura robocza -40°C ~ 85°C
Typ mocowania Montaż powierzchniowy
Opakowanie/etui 64-TBGA
Pakiet urządzeń dostawcy 64-FTBGA (10×13)
Podstawowy numer produktu XCF128

Dokumenty i multimedia

TYP ZASOBÓW POŁĄCZYĆ
Arkusze danych Karta katalogowa XCF128XFT(G)64C
Informacje o środowisku Certyfikat Xiliinx RoHS

Certyfikat Xilinx REACH211

Starzenie się PCN/EOL Wiele urządzeń 1 czerwca 2015 r

Wiele urządzeń EOL Rev3, 9 maja 2016 r

Koniec życia 10.01.2022

Zmiana statusu części PCN Części reaktywowano 25 kwietnia 2016 r
Arkusz danych HTML Karta katalogowa XCF128XFT(G)64C

Klasyfikacje środowiskowe i eksportowe

ATRYBUT OPIS
Stan RoHS Zgodny z ROHS3
Poziom wrażliwości na wilgoć (MSL) 3 (168 godzin)
Stan REACH REACH Bez zmian
ECCN 3A991B1A
HTSUS 8542.32.0071

Xilinx przedstawia serię XC18V00 programowalnych w systemie pamięci PROM (rysunek 1).Urządzenia z tej rodziny 3,3 V obejmują 4-megabitowe, 2-megabitowe, 1-megabitowe i 512-kilobitowe pamięci PROM, które zapewniają łatwą w użyciu, ekonomiczną metodę przeprogramowania i przechowywania strumieni bitów konfiguracji Xilinx FPGA.

Kiedy FPGA znajduje się w trybie Master Serial, generuje zegar konfiguracyjny sterujący pamięcią PROM.Krótki czas dostępu po włączeniu CE i OE, dane są dostępne na pinie PROM DATA (D0), który jest podłączony do pinu FPGA DIN.Nowe dane są dostępne w krótkim czasie dostępu po każdym narastającym zboczu zegara.Układ FPGA generuje odpowiednią liczbę impulsów zegarowych, aby zakończyć konfigurację.Gdy układ FPGA znajduje się w trybie szeregowym podrzędnym, pamięć PROM i układ FPGA są taktowane zegarem zewnętrznym.

Kiedy FPGA znajduje się w trybie Master Select MAP, FPGA generuje zegar konfiguracyjny, który steruje pamięcią PROM.Kiedy FPGA jest w trybie Slave Parallel lub Slave Select MAP, zewnętrzny oscylator generuje zegar konfiguracyjny, który steruje PROM i FPGA.Po włączeniu CE i OE dane są dostępne na pinach DATA (D0-D7) pamięci PROM.Nowe dane są dostępne w krótkim czasie dostępu po każdym narastającym zboczu zegara.Dane są rejestrowane w FPGA po zboczu narastającym sygnału CCLK.Wolnoobrotowy oscylator może być używany w trybach Slave Parallel lub Slave Select MAP.

Wiele urządzeń można łączyć kaskadowo, wykorzystując wyjście CEO do sterowania wejściem CE następnego urządzenia.Wejścia zegara i wyjścia DATA wszystkich PROMów w tym łańcuchu są ze sobą połączone.Wszystkie urządzenia są kompatybilne i można je łączyć kaskadowo z innymi członkami rodziny lub z rodziną jednorazowo programowalnych szeregowych pamięci PROM XC17V00.

 


  • Poprzedni:
  • Następny:

  • Napisz tutaj swoją wiadomość i wyślij ją do nas